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（原标题：1+1>2：复旦大学团队“硅基-二维”异质嵌入式DRAM，开创二维半导体应用新篇章）
二维半导体作为一种原子级厚度的新型半导体材料，近年来引起了半导体学术界和工业界的广泛关注。近日，复旦大学微电子学院的周鹏教授，包文中研究员，与信息科学与工程学院的万景研究员，合作研发了一种创新的“硅基-二维”异质集成eDRAM（Si-MoS? eDRAM）技术。该技术充分利用了二维半导体沟道的超低泄露电流优势，并结合了成熟的硅基SOI工艺，突破了传统增益单元eDRAM的存储时间过短的瓶颈，并进一步采用三维异质叠层工艺，实现了集成密度的跨越式提升。 该技术成果的文章发表在2024年11月的Nature Communications期刊上，并受到大家广泛关注。在这里，我们把此工作详细解读，供大家参考。 引言 现代计算机架构的一个显著特征是深度内存层级。为了缩小高速处理单元（如CPU和GPU）与相对较慢的主存储器（动态随机存取存储器，DRAM）之间的性能差距，通常在处理单元与DRAM之间插入缓存内存，从而降低数据访问时间并减少延迟。在高性能计算机系统中，缓存内存的容量越来越大。传统使用六晶体管静态随机存取存储器（6T-SRAM）的缓存具有与逻辑工艺的良好兼容性，但其集成密度低且功耗较高。为了实现大容量缓存，工业界和学术界都在积极开发新技术。例如，AMD开发了3D V-Cache技术，通过堆叠SRAM芯片实现大容量的三级缓存；而Intel、TSMC、三星和IBM则将嵌入式DRAM（eDRAM）引入到三级和四级缓存中，其一晶体管一电容（1T1C）结构相较于SRAM具有更高的集成密度和更低的功耗。尽管1T1C eDRAM的集成密度较高，但其电荷共享操作和对额外电容的需求限制了电压缩放。此外，1T1C结构具有破坏性读取特性，且电容制造工艺复杂。 为了解决这些问题，增益单元eDRAM（GC-eDRAM）成为一种新的结构选择，它结合了两到四个晶体管以实现读取、写入和随机访问功能。GC-eDRAM完全兼容CMOS逻辑工艺，其集成密度高于6T-SRAM。然而，GC-eDRAM的数据直接存储在存储晶体管的栅极电容中，随着晶体管尺寸缩小，存储电容减少，同时写入晶体管的关断电流由于短沟道效应（SCEs）而增加，从而显著降低了数据保持时间。在先进工艺节点中，GC-eDRAM因保持时间短而难以应用。为了延长数据保持时间，研究表明宽带隙半导体（如无定形氧化物半导体，AOS）作为沟道材料具有较大潜力。随着带隙增大，晶体管的关断电流呈指数下降，所以显著提高了数据保持时间。然而，AOS材料的迁移率较低，导致晶体管的开启电流下降，从而减小感应裕度。尽管诸如氧等离子体退火、减小沟道宽度、超薄膜沟道以及双栅或三栅静电控制等方法可以优化性能，但这些方法通常需要额外的加工步骤，从而增加了工艺复杂度并降低了空间尺度均一性。 面对以上挑战，复旦大学团队提出了一种融合成熟硅基工艺和新型二维原子晶体MoS?，并发挥各自优势的GC-eDRAM结构，以克服数据保持时间短的问题，并进一步提高GC-eDRAM的集成密度。作为最广泛研究的二维半导体材料材料，MoS?具有许多优势，如原子级厚度、适中的带隙、超低关态电流以及日益成熟的晶圆级材料生长技术。此外，MoS?与成熟硅技术的集成还展现出低热预算和易堆叠等特点，相较于硅基三维集成技术，这种方法在高密度、易加工性以及多功能性方面更具优势。在本研究中，通过后端工艺（BEOL）将晶圆级MoS?可控转移到硅晶圆上进行集成，成功将三个原子级厚度的二维半导体MoS?集成到硅SOI电路中，开发了一种由两晶体管组成的异质GC-eDRAM（2T-eDRAM）结构，其中MoS?被用作写入晶体管的沟道材料，并表现出接近理论极限的亚阈值斜率。由于其原子级厚度和相对宽的带隙，MoS?晶体管即使在2纳米节点以下也能够显著抑制短沟道效应（如漏致势垒降低和带间隧穿引起的栅诱导漏极泄漏）。因此，MoS?晶体管的关断电流显著低于硅晶体管，有助于延长eDRAM的保持时间。而数据存储和读取仍然基于传统的硅晶体管，以获得高驱动电流，从而提高感应裕度并确保硅CMOS工艺的良好兼容性。 得益于两种材料的优势，异质Si-MoS? eDRAM的数据显示保持时间可达6000秒，感应裕度高达35 μA/μm，与同时制造的纯Si和纯MoS? eDRAM相比，分别提高了1000倍和100倍。此外，该器件的访问时间可降至5纳秒，完全满足高层缓存应用的需求。而通过CMOS兼容的BEOL工艺也成功演示了3D堆叠结构的Si-MoS? eDRAM，其集成密度大幅提高。综上所述，这项研究成果展示出了令人振奋的超长保持时间、高感应裕度、快速访问速度、CMOS兼容性和高集成密度的多方面优势，未来极具工程应用潜力和价值，也有望革新大容量缓存技术，从而突破现代高性能计算机系统的瓶颈。 以下为论文介绍： 1. 异质Si-MoS? 2T-eDRAM的结构和表征 图1. Si-MoS2 2T-eDRAM的示意图和表征。 图1(a)展示了Si-MoS? 2T-eDRAM的三维结构设计，该器件使用绝缘体上硅（SOI）衬底，硅晶体管和MoS?晶体管分别用于读取和写入数据。这两个晶体管均为n型并将MoS?放置在埋氧化物层（BOX）之上。图1(b)为该结构的等效电路图，MoS?晶体管用于写入操作，而硅晶体管用于读取操作。写入晶体管的源极与读取晶体管的栅极连接，利用读取晶体管的栅电容进行电荷存储。MoS?写入晶体管的低关断电流（IOFF）有助于延长数据保持时间，而硅读取晶体管提供了高驱动电流和较高的逻辑兼容性。MoS?晶体管的栅极作为写入字线（WWL），漏极作为写入位线（WBL）。而硅晶体管负责读取操作，其漏极和源极分别作为读取字线（RWL）和读取位线（RBL）。与传统1T1C结构不同，该设计使得读取操作非破坏性，可以在不扰乱存储节点（SN）电荷的情况下读取数据，具有非常重要的应用意义。 图1(c)显示了MoS?的拉曼光谱，其中在383.0 cm?1和407.0 cm?1处分别出现了E1?g和A1g振动模式的特征峰，表明样品为双层MoS?（2L-MoS?）。图1(d)为2T-eDRAM的扫描电子显微镜（SEM）图像，展示了结构的整体布局。图1(e)和1(f)分别为Si和MoS?区域的扫描透射电子显微镜（STEM）图像，这些图像清晰地揭示了硅和MoS?晶体管的金属接触区域以及它们之间的隔离层。图1(g)聚焦于图1(f)中的蓝色矩形区域，显示了双层MoS?的层状结构。通过这些图像和表征，本文证明了通过低温晶圆级MoS?转移技术实现的高质量堆叠，这为后续的高性能器件制造奠定了基础。 2.Si-MoS?器件与2T-eDRAM电气表征 图2. Si读取晶体管、MoS2写入晶体管和异质2T-eDRAM的电学性能。 图2展示了Si和MoS?晶体管以及异质2T-eDRAM的电气性能。图2(a)和2(b)分别展示了Si和MoS?晶体管的转移特性（ID-VG）和输出特性（ID-VD）。Si nFET在低漏源电压（VD=1V）下具有较低的关断电流；当漏源电压增加时，Si nFET表现出栅诱导漏电流（GIDL）。相比之下，MoS? FET在较高的漏源电压下仍然保持非常低的关断电流，远低于仪器测量的下限，表明MoS?晶体管具有极低的漏电流。图2(c)对比了异质2T-eDRAM与传统AOS DRAM在读取晶体管的开启电流（ION_R）及其与写入晶体管关断电流（IOFF_W）的比值。使用Si-MoS?结构，实现了读取晶体管的ION_R为280μA（归一化到1μm的通道长度和宽度）和ION_R/IOFF_W比值高达101?。这一性能显著优于其他材料制成的DRAM，证明了Si-MoS?异质结构在2T-eDRAM中的优势。图2(d)展示了2T-eDRAM的写入与读取操作的时序图，其中写入“1”操作通过在写入字线（WWL）和写入位线（WBL）上施加脉冲电压来进行。图2(e)显示了读取操作期间IRBL（读取位线电流）与时间的变化，验证了2T-eDRAM器件的功能。通过对IRBL的监测，可以检测到存储节点的状态，即数据是否已被成功写入或读取。 Si-MoS? 2T-eDRAM的 数据保留和写入测试 图3. Si-MoS2异质2T-eDRAM具有长时间数据保留和高速访问的优势。 图3展示了Si-MoS? 2T-eDRAM的性能评估结果。图3(a)显示了IRBL在写入“1”与写入“0”操作后的时间变化，证明了器件具有良好的数据保持能力。写入“1”后，存储节点的电压（VSN）上升，感应裕度达到35 μA/μm。图3(b)展示了IRBL随时间变化的细节，表明逻辑“1”和“0”状态之间的电流差在3400秒后依然能保持大于10%的差异。图3(c)展示了通过多项式拟合的VSN-IRBL关系，从中可以推导出存储节点电压（VSN）的变化趋势，进一步验证了数据保持性能。图3(d)显示了2T-eDRAM的VSN随时间的变化曲线，其中以0.1V的电压下降作为失效标准，保持时间超过1000秒。图3(e)展示了不同写入脉冲宽度（5ns到200ns）下IRBL的变化，表明较长的写入脉冲宽度有助于提高感应裕度。图3(f)进一步探讨了写入脉冲时间与IRBL变化之间的关系，表明脉冲时间超过100ns时，IRBL变化趋于饱和。图3(g)展示了纯Si和纯MoS? 2T-eDRAM的性能比较，纯Si 2T-eDRAM由于高关断电流导致IRBL迅速下降到“0”状态，而纯MoS? 2T-eDRAM则表现出较长的保持时间，但感应裕度较小。 4.单层MoS?提升数据保持时间，并通过3D集成提高密度 图4. 2T-eDRAM的基准测试和应用潜力。 图4(a)展示了单层MoS?与双层MoS? FET的能带图，表明单层MoS?具有更宽的带隙，有助于减少亚阈值电流和隧穿电流，从而延长数据保持时间。图4(b)展示了使用单层MoS?作为写入晶体管沟道材料的2T-eDRAM与双层MoS?的性能比较，单层MoS?显著降低了关断电流，提高了数据保持时间。补充图7展示了写入“1”操作后IRBL在较长时间内的变化情况，证明了使用1L-MoS?的eDRAM能够在更长的时间内保持较高的IRBL差异，显示出良好的长期稳定性。图4(c)通过保持电压（Vhold）与保持时间的关系，展示了单层MoS?作为写入晶体管材料的优势。与传统eDRAM相比，单层MoS?显著提高了数据保持时间，突破了以往技术的瓶颈。图4(d)展示了3D堆叠异质2T-eDRAM的示意图，其中MoS?写入晶体管被堆叠在硅读取晶体管上方。图4(e)和4(f)分别为3D堆叠结构的STEM和SEM图像，显示了与平面结构相比，3D结构的单元面积大大减少，进一步提高了集成密度。图4(g)展示了3D堆叠结构的IRBL随时间的变化，证明了该结构仍能保持较高的感应裕度，且IRBL差异在1000秒以上保持稳定。 结论 该研究成果展示了一个颠覆性的Si-MoS?异质2T-eDRAM，其中MoS?的较宽带隙和原子级厚度使得器件能够保持超低关断电流，而硅基读取晶体管的高驱动电流能够保持高感应裕度。这样Si读取晶体管和MoS?写入晶体管的组合在数据保持、写入速度和感应裕度方面提供了全方位的显著提升。2T-eDRAM能够在写入字线电压为0 V时将数据保持时间延长至6000秒，超过传统的硅基DRAM多个数量级，同时兼具5纳秒的快速写入速度，完全满足高算力的高层缓存应用的要求。该工作不仅为高密度DRAM的发展提供了新的思路，还为其他异质集成的DRAM候选材料（如Si-2D和Si-AOS混合DRAM）提供了宝贵的参考和启示。 此外，该成果还展示了3D集成技术的优势，通过将MoS?写入晶体管堆叠在硅读取晶体管上，实现了显著的集成密度提升。通过这种堆叠方式，存储单元的面积得到了有效减少，从而进一步提高了存储密度，为未来高密度和低功耗、高性能eDRAM的应用提供了新的解决方案；并且在高性能计算、大容量缓存和存算一体化（CIM）等应用领域中，也具有令人期待的应用前景。 半导体精品公众号推荐 专注半导体领域更多原创内容 关注全球半导体产业动向与趋势 *免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。 今天是《半导体行业观察》为您分享的第3958期内容，欢迎关注。 『半导体第一垂直媒体』 实时 专业 原创 深度 公众号ID：icbank 喜欢我们的内容就点“在看”分享给小伙伴哦
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